9-5 베릴로그 합성 안되는 문제점 기록 정리

1. 신호별로 다른 always 구문을 사용해야 된다.

이게 하나의 모듈을 사용할 때는 문제가 없는데,

계층형 설계로, top 모듈로 합칠때, 합성이 안되는 문제가 나온다.

이유는 모르나 모듈을 인스턴스로 불러올 때, 신호가 분리가 안 되어 있으면 분석이 안되는 것으로 추정됨

=> 결론

신호별로 다른 alway 구문을 사용하기

 

여기부터는 검증 안된 문제점

2. 한 always구문 안에서 변경되는 변수를 조건으로 사용하지 않기?

3. output 을 reg로 선언할 때, output 구문과 reg 구문을 2줄로 나누지 않기 다른 신호로 인식함

4. 신호선 중복 선언 금지