과정 종료 후 개별 스터디 내용 3

9-27 복습 시작, 검증 엔지니어, System Verilog, UVM

하만 과정을 마치고서 같이 수업 들은 사람들과 배운 내용 마무리 정리를 하다보니하만 측에서 교육과정이 서울 과정과 다른 2년 전 옛날 과정이여서 안뽑았다는 소리를 들었다. 그래서 어떤 내용인지 찾아보려고 서울지역 최종 프로젝트 발표 자료를 찾아보니공통적으로 Vivado 제공 IP로 커스텀한 AXI 관련 커스텀 myIP내용이 하나고다른 하나는 UVM으로 그것을 검증한 내용이었다. 좀 더 찾아보니 원래는 Synopsys나 Cadence 로 비싼 상용 프로그램에서나 지원해서원래는 현업자만 교육이 가능했으나,2023년 Vivado에서 시스템 베릴로그와 UVM을 지원했다는 가이드를 찾았다.실제로는 2019.2 vivado에서부터 지원한다고 하는데 가이드는 2023년에 쓰였다.다.아마도 2023년부터 교육과정이 바..

9-27 베릴로그 복습 정리

목차1. 테스트 벤치 및 기본 지식0) 테스트 벤치1) 클럭 생성2) DUT3) 리셋4) D flip flop5) Combinational logic6) Sequnetial logic 2. 수 표현 및 카운터, 파이프라인1) Overflow2) Signed / Unsigned3) Counter4) Pipline 3. FSM, 메모리 종류, Bram1) FSM2) Memory 3) Bram1. 테스트 벤치 및 기본 지식0) 테스트 벤치모든 회로는 특정 목적을 위해 만들어지고 해당 목적을 정해진 시간 내에 오류 없이 달성하는 것이 완성하는 것이다.이를 검증하기 위해서는 특정 목적을 달성하는 결과를 내는 비교군이 있으면 좋다.일종의 모델을 만든다고 부른다. 1) 클럭 생성클럭은 디지털 회로의 기초 간단하게 말..