Vivado에서 UVM 사용하기

Vivado는 Xilinx사의 FPGA 설계 툴로

Verilog, SystemVerilog, VHDL등을 지원한다.

추가로 UVM을 지원한다고 한다.

 

사용하려면 프로젝트 설정 창에서

Simulation – Compilation, Elaboration 탭에 

xsim.compile.xvlog.more_options 에 -L uvm

xsim.elaborate.xelab.more_options -L uvm 

쓰면 된다고 한다.

 

 

나도 어떻게 쓰는지 잘 몰라서 뒤져보니 다음과 같은 2가지의 방법이 나왔다.

위의 내용은 Windows 상에서 Vivado GUI로 사용하는 방법이고

중간 내용은 CLI로 사용하는 방법이다.

더 자세한 내용은 맨 아래인 공식 사이트인 AMD(Xilinx)에서 확인하면 된다.

 

나도 전문가는 아니나 누군가 좀 더 자세하게 적어 놓은 내용을 잘 기억할 수 있게 기록을 남긴다.

[Harman Semicon] 반도체 설계 과정 98일차: UVM, UVM 컴포넌트 분석, Adder UVM 검증

 

 

Vivado CLI로 UVM 사용하기

 

UVM (Universal Verification Methodology) Support in Vivado Simulator