UVM은 검증 방식중 하나다. 최근 주요하게 쓰인다고 한다.
일단 공부할만한 링크들을 정리해두려 한다.
1. 검증 이론 개념 + SystemVerilog 문법
주요한 검증 방법에 대한 지식은 IDEC에서 제공하는 System Verilog 강좌에서 익힐 계획이다.
간단하게 맛만 봤는데 고려대 교수님이 강의하셔서 관련 검증 방법론과 같은 내용을 같이 설명해주신다.
반도체설계교육센터
강의제목 SystemVerilog를 이용한 검증 방법론 구분 광운대 / 설계강좌 / 중급 / 이론+실습 강의시간 10h 열람기간 13일 이용료(일반) 무료 이용료(학생) 무료 강의개요 SystemVerilog를 이용하여 회로 설계
www.idec.or.kr
2. SystemVerilog 문법 + 코드
이 외에 개인적으로 산책은 이 책이다. 아무리 동영상 강의가 있다고 해도 조금 간결하게 공부하려면 책이 나은 것 같다.
솔직히 말해서 잘 모르는 출판사에 이런 디자인이면 뭔가 조금 의심스러운 책이긴 하지만, 기초에 충실하게 요약해놓긴 했다.
그리고 UVM과 SystemVerilrog testbench 코드가 있는 책이라 일단은 사서 기초 개념 잡는데 쓰려고 한다.
SystemVerilog HDL Programming | 하판봉 - 교보문고
SystemVerilog HDL Programming | 『SystemVerilog HDL Programming』은 〈FPGA와 Verilog 언어는 무엇인가?〉, 〈처음으로 Verilog HDL 코드 만들기〉, 〈Verilog 문법(Syntax)과 의미(Semantic)〉, 〈Verilog 연산자(Operators)〉등
product.kyobobook.co.kr
3. Vivado를 통한 UVM 활용 및 관련 코드 참조
이후 UVM을 배우기만 하면 의미가 없고 프로젝트에 적용해봐야 되는데
일단 이 내용은 이분의 블로그의 코드를 참조하기로 했다.
[Harman Semicon] 반도체 설계 과정 98일차: UVM, UVM 컴포넌트 분석, Adder UVM 검증
Verilog 22일차 내용 UVM UVM 컴포넌트 분석 Adder UVM 검증 UVM Universal Verification ...
blog.naver.com
이분도 하만 세미콘 과정인데 서울쪽이라서 UVM관련 수업을 듣고 프로젝트를 마친 분이다.
다른 분들보다 훨씬 정리가 잘 되어 있어서 참조하면 좋다.
코드는 거의 사진으로 찍어서 올려서 내가 다시 하나씩 쳐야 되지만,
기본적인 코드 구조나 다른 것은 뭐가 있는지 확인해볼 필요가 있다.
이 외에 UVM Prime이라고 관련된 책이 있다.
동영상 강좌도 유튜브에 있고, github에 있다는데 일단 원서고 비싸서 일단은 기초를 쌓고 보기로 했다.
온라인에 찾아보면 있다.
이 외에 UVM을 Vivado에서 쓰는 법은 다른 글에 올렸고
온라인에서 코드를 돌려보려면 다음 사이트도 있다.
EDA Playground
Edit, save, simulate, synthesize SystemVerilog, Verilog, VHDL and other HDLs from your web browser.
www.edaplayground.com
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