하만 세미콘

목차1. 테스트 벤치 및 기본 지식0) 테스트 벤치1) 클럭 생성2) DUT3) 리셋4) D flip flop5) Combinational logic6) Sequnetial logic 2. 수 표현 및 카운터, 파이프라인1) Overflow2) Signed / Unsigned3) Counter4) Pipline 3. FSM, 메모리 종류, Bram1) FSM2) Memory 3) Bram1. 테스트 벤치 및 기본 지식0) 테스트 벤치모든 회로는 특정 목적을 위해 만들어지고 해당 목적을 정해진 시간 내에 오류 없이 달성하는 것이 완성하는 것이다.이를 검증하기 위해서는 특정 목적을 달성하는 결과를 내는 비교군이 있으면 좋다.일종의 모델을 만든다고 부른다. 1) 클럭 생성클럭은 디지털 회로의 기초 간단하게 말..

이번에 소개할 프로그램은 강의 듣다가 알게 된 프로그램이다.글쓰다 알았는데, 웹버전도 있다.아래 내용은 글 하단에 있는 tutorial을 간단하게 번역해 둔 것이다.한글을 지원한다.https://wavedrom.com/editor.html WaveDrom Editor wavedrom.com  디지털 회로에 대한 설명을 할 때,클럭과 timing chart를 그려 값의 변화를 표현할 때가 있다. 이 프로그램은 해당 타이밍 그래프를 만들어주는 프로그램이다. 신호 이름 등에 한글을 지원한다.문법은 간단하다.  WaveJSON이라 부르는 JSON과 비슷한 형식으로 파형을 표현한다.async는 별도 문법으로 period와 phase로 지원한다.아래 내용은 공식 가이드의 내용을 간단하게 요약한 내용이다.{signa..

일단 Vitis는 기본적으로 툴이고 툴 사용법을 배웠다 보면 된다.  Zynq 7series가 탑재된 Cora Z7 보드를 이용했다.이는 Arm cpu와 Xilinx의 FPGA가 합쳐진 SoC칩을 탑재하고 dram도 탑재했다.결과적으로 cpu와 ram이 있어서 컴퓨터이고, FPGA란 변형 가능한 회로가 탑재되서 회로에 컴퓨터로 데이터를 넣어줘서 결과 값을 받거나, FPGA를 검증할 수 있는 보드이다.이때 컴퓨터라 PS(Processor)이고, FPGA는 PL(Programmable Logic)이라 부른다.옛날에는 PL이 따로 있었다고 하는 것 같았다. IC칩이 잔뜩 들어가서 점프선을 연결해서 회로를 만들었다고 한 것 같다. FPGA는 기본적으로 회로 구성요소인 레지스터(F/F)과 카운터회로, MUX, 논..

내가 베릴로그를 배울 때 시뮬레이션은 잘 돌아갔으나, 합성이 안되는 경우가 있었다.그래서 합성이 잘 되는 교수님의 코드를 살펴보니 몇가지 특징이 있어서 정리하려 한다.그동안 배운 내용도 같이 적는다. 1. 결국 베릴로그는 하나의 기능을 하는 모듈을 설계한다.설계의 기본 단위는 모듈이고, 이는 인풋과 아웃풋이 있다.이 외에 기본적으로 들어가는 리셋과 클럭이 있다.그래서 인풋, 리셋, 클럭을 가지고서 기능을 동작하게 만든다. 2. 일단 모듈의 시작은 타이밍 계산이 부분을 좀 늦게 알아서 힘들었다.결국 우리가 회로 설계할 때 주요하게 보는 것은 신호의 타이밍이다. 이것을 알려면 순차회로와 조합회로를 알아야 된다.베릴로그 회로는 크게 순차 회로(클럭이용)과 조합회로(논리 게이트 이용)으로 구성된다. 3. 먼저 ..

1. 신호별로 다른 always 구문을 사용해야 된다.이게 하나의 모듈을 사용할 때는 문제가 없는데,계층형 설계로, top 모듈로 합칠때, 합성이 안되는 문제가 나온다.이유는 모르나 모듈을 인스턴스로 불러올 때, 신호가 분리가 안 되어 있으면 분석이 안되는 것으로 추정됨=> 결론신호별로 다른 alway 구문을 사용하기 여기부터는 검증 안된 문제점2. 한 always구문 안에서 변경되는 변수를 조건으로 사용하지 않기?3. output 을 reg로 선언할 때, output 구문과 reg 구문을 2줄로 나누지 않기 다른 신호로 인식함4. 신호선 중복 선언 금지

해당 내용은 인천 인력개발원 SNS 기자단 11기로 활동하면서 작성한 글입니다. 원본은 다음 링크입니다.https://blog.naver.com/ic6520/223567301382 [Harman] Harman 세미콘 아카데미 - 프로젝트 및 교육과정 정리안녕하세요! 대한 상공회의소 인천인력개발원 SNS 기자단 11기 이기호입니다. 어느덧 기자단으로써 마지...blog.naver.com 안녕하세요!대한 상공회의소 인천인력개발원 SNS 기자단 11기 이기호입니다.어느덧 기자단으로써 마지막 활동 일이 되었습니다.기자단 활동을 마치기 전에, 이번 과정에서 진행한 프로젝트와 이 교육 과정에 대해 정리하려고 합니다. 우선 프로젝트 소개에 앞서서 간단하게 어떤 분야와 과목을 공부했는지 정리하겠습니다.프로젝트에 대해서..

해당 글은 인천 인력개발원 SNS기자단으로 활동하면서 기록한 글입니다.https://blog.naver.com/ic6520/223527796619 [Harman] Harman 세미콘 아카데미 교육과정 소개안녕하세요. 대한 상공회의소 인천인력개발원 SNS 기자단 11기 이기호입니다. 지난 3월 7일 Harman 세...blog.naver.com 안녕하세요. 대한 상공회의소 인천인력개발원 SNS 기자단 11기 이기호입니다.지난 3월 7일 Harman 세미콘 아카데미 과정을 시작하고 전체 과정의 약 75%가 지났습니다.이제 대부분의 수업이 끝나고 프로젝트에 들어가기 전에, 어떤 과정을 배웠는지 정리하고자 합니다.제가 지금 수강하고 있는 과정은 Harman 세미콘 아카데미 인천 2기 과정입니다.총 900시간의 ..

오늘부터 그동안 미뤄두었던 교육내용 정리를 하려고 한다. 일단 교육 내용은 1. C언어2. ATmega3. Verilog4. 전자회로5. Cadence Virtuoso (& innovus)6. STM327. 프로젝트1(STM32)8. 프로젝트2(Verilog)로 구별된다. 일단 목록별로 정리하고교육 받은 날짜별로 정리할지 아니면 주제별로 정리할지 정하자.--> 아무래도 매일 기록이 있기는 하지만,다 적기에는 조금 많으니, 주제별로 정리해두자. 현재1, 2, 4, 5, 6 완료했고 3, 7, 8 진행중이다. 아래에는 진행사항을 정리해두자.

Cadence Virtuoso  단축키모듈 == 셀 == 부품 입니다.schematics회로도주요 단축키O 디스플레이 옵션화면에 표시되는 최소 단위와 마우스로 컨트롤 가능한 최소 간격을 정합니다.여기서는 0.0625(0.125 / 2)0.03125(0.0625 / 2)를 설정합니다.I   Instance(Insert)주요 부품을 불러와 화면에 배치합니다. 라이브러리와 해당 모듈을 선택하고  검정색 회로도로 오면 마우스 커서를 따라서 해당 셀(부품)이 나옵니다.원하는 위치에서 클릭하면 해당 위치에 놓여집니다.P  Pin회로도에서 회로를 외부와 연결해주는 셀(부품)입니다.회로를 저장할 때 오류를 검사하는데, 선과 선을 같은 이름으로 지으면 서로 이을 수 있습니다.따라서 회로가   그라운드부터 그라운드까지 혹..

저는 지금 하만 세미콘 아카데미라고 하는 교육 프로그램에 참여하고 있다. 인천 상공회의소에서 주관하고 있고, 최대 25명이지만 21명정도 참여하고 있다. 포트폴리오 용으로 현재 블로그를 작성하려고 한다. 말이 포트폴리오이지, 그냥 매일 있던 일을 기록하려고 한다.