하만 세미콘

UVM PhasingUVM component로부터 extends된 컴포넌트는phase 컨셉을 따른다. function() 시뮬레이션 시간이 필요없는 바로 설정되는 부분들task() 시뮬레이션 돌아가는 부분 //functionsbuild_phase()connect_phase()end_of elaboration_phase()start_of_simulation_phase()//function end//준비 완료 //tasksrun_phase() // 실제 시뮬레이션 시간이 소모되는 부문//tasks end //결과 생성//functionextract_phasecheck_phasereport_phasefinal_phase//function end순서로 동작한다고 정리되어있다. 내가 코드에서 본 부분은build_..

일단 UVM을 이용한 완성된 검증코드가 없어서https://m.blog.naver.com/PostView.naver?blogId=nepenthes1&logNo=223483499976&navType=by  [Harman Semicon] 반도체 설계 과정 98일차: UVM, UVM 컴포넌트 분석, Adder UVM 검증Verilog 22일차 내용 UVM UVM 컴포넌트 분석 Adder UVM 검증 UVM Universal Verification ...blog.naver.com이 분의 코드를 가져와서 사용한다. 이 글은 개인 공부 기록이고 이분이 생각보다 정리를 잘 해놓으셨으니, 위 글을 읽어도 좋다. 이 글은 개인 공부 기록이므로 틀린 내용이 있을 수 있습니다. 그리고 자주 수정 될 수 있습니다.  일단 개..