Vivado에서 UVM 사용하기
Vivado는 Xilinx사의 FPGA 설계 툴로Verilog, SystemVerilog, VHDL등을 지원한다.추가로 UVM을 지원한다고 한다. 사용하려면 프로젝트 설정 창에서Simulation – Compilation, Elaboration 탭에 xsim.compile.xvlog.more_options 에 -L uvmxsim.elaborate.xelab.more_options -L uvm 쓰면 된다고 한다. 나도 어떻게 쓰는지 잘 몰라서 뒤져보니 다음과 같은 2가지의 방법이 나왔다.위의 내용은 Windows 상에서 Vivado GUI로 사용하는 방법이고중간 내용은 CLI로 사용하는 방법이다.더 자세한 내용은 맨 아래인 공식 사이트인 AMD(Xilinx)에서 확인하면 된다. 나도 전문가는 아니나 누군..
